דילוג לתוכן הראשי

הגדרות עוגיות

בחרו מה לאפשר. אפשר לשנות את הבחירה בכל עת דרך „הגדרות עוגיות” בתחתית כל עמוד.

חיוניות

התחברות, אבטחה ושמירת הבחירות שלכם באתר — כולל הבחירה הזו, ערכת הצבעים והגדרות הנגישות.

תמיד פעילות

סטטיסטיקה ומדידה

אילו דפים נצפים ואיך משתמשים בהם, כדי לשפר את האתר. בלי שם ובלי פרטי קשר.

כלים: Google Analytics, Microsoft Clarity

פרסום ושיווק

מודעות שמותאמות לתחומי העניין, והתראות דחיפה על משרות חדשות למי שביקש. בלי הסכמה מוצגות מודעות כלליות בלבד.

כלים: Google AdSense, OneSignal

פרטים נוספים במדיניות הפרטיות.

JOBTIME
לוגו abra R&D

Verification Engineer

abra R&D

עלתה ל-JOBTIME לפני 19 שעות· בתוקף עד 11 בנובמבר 2026

מיקום
כל הארץ
היקף משרה
משרה מלאה
תפקיד
מהנדס/ת חומרה ואלקטרוניקה

תיאור המשרה

Description

abra R&D is seeking a Verification Engineer.

We are looking for a skilled Verification Engineer to join a professional and dynamic team and take part in advanced, diverse technology projects in the fields of FPGA Verification, signal processing, controllers, and more.

This role requires extensive experience in Verification, UVM methodology, SystemVerilog, FPGA / ASIC verification environments, RTL debugging, simulation tools, scripting, and working closely with FPGA development, system, architecture, and algorithm teams.

Key Responsibilities:

  • Develop verification environments using UVM methodology for FPGA verification across various projects.
  • Work on verification projects involving signal processing, controllers, and additional advanced technologies.
  • Define, architect, and develop verification environments from block-level to full-chip level.
  • Work closely with FPGA development teams, system engineers, architecture teams, and algorithm engineers.
  • Support RTL debugging from block level to system level.

Requirements

  • B.Sc. in Electrical Engineering, Electronics Engineering, or Computer Science - an advantage.
  • 3+ years of experience in Verification, from Test Plan definition through Coverage - mandatory.
  • Hands-on experience with UVM methodology and SystemVerilog - mandatory.
  • Experience developing Verification environments for FPGA / ASIC at both block and full-chip levels - mandatory.
  • Experience with RTL debugging from block level to system level - mandatory.
  • Experience working with simulation tools; Questa Simulator is an advantage
  • Experience writing scripts in Python, TCL, Bash / Csh - mandatory.
  • Experience working in a Linux environment - mandatory.
  • Experience working with FPGA, architecture, system, and algorithm teams.
  • Very good technical English.

Personality requirements:

  • Strong analytical and problem-solving skills.
  • Ability to work independently and as part of a team.
  • Ability to work in a multidisciplinary environment.

A full-time on-site position based in Holon, Israel.

משרות דומות

הגדרות נגישות

ערכת צבעים

גודל טקסט

100%

התאמות תצוגה

הצהרת נגישות